GB/T 43536.2-2023 三维集成电路第2部分：微间距叠层芯片的校准要求

GB/T 43536.2-2023 Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect

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基本信息

标准号

GB/T 43536.2-2023

发布历史

2023年12月

GB/T 43536.2-2023　三维集成电路第2部分：微间距叠层芯片的校准要求

当前标准现行 2023-12-28

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研制信息

起草单位：: 中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、青岛智腾微电子有限公司、珠海越亚半导体股份有限公司

起草人：: 汤朔、李锟、肖克来提、吴道伟、刘欣、陈先明

出版信息：: 页数：12页 | 字数：25 千字 | 开本：大16开

内容描述

ICS31.200

CCSL56

中华人民共和国国家标准

/—/:

GBT43536.22023IEC63011-22018

三维集成电路第部分:

微间距叠层芯片的校准要求

—

Threedimensionalinteratedcircuits

Part2Alinmentofstackeddieshavinfineitchinterconnect

ggp

(:,——

IEC63011-22018InteratedcircuitsThreedimensionalinteratedcircuits

:,)

Part2AlinmentofstackeddieshavinfineitchinterconnectIDT

ggp

2023-12-28发布2024-04-01实施

国家市场监督管理总局

发布

国家标准化管理委员会

/—/:

GBT43536.22023IEC63011-22018

前言…………………………Ⅲ

引言…………………………Ⅳ

1范围………………………1

2规范性引用文件…………………………1

3术语和定义………………1

4芯片键合过程的校准……………………1

5校准流程…………………3

5.1键合预校准…………………………3

5.2键合校准……………3

5.3校准的评估…………………………3

()………………

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引用标准

IEC 63011-1

采用标准

IEC 63011-2:2018

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