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GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求

GB/T 43536.2-2023 Three dimensional integrated circuits—Part 2:Alignment of stacked dies having fine pitch interconnect

国家标准 中文简体 现行 页数：12页 | 格式：PDF

基本信息

标准号
GB/T 43536.2-2023
标准类型
国家标准
标准状态
现行
中国标准分类号（CCS）
L56 半导体集成电路
国际标准分类号（ICS）
31.200 集成电路、微电子学
发布日期
2023-12-28
实施日期
2024-04-01
发布单位/组织
国家市场监督管理总局、国家标准化管理委员会
归口单位
全国半导体器件标准化技术委员会(SAC/TC 78)
适用范围
本文件规定了在芯片键合过程中使用多个叠层集成电路之间初始校准和校准保持的要求。定义了校准标记和操作步骤。本文件只适用于使用电耦合方法进行的芯片间校准。

发布历史

文前页预览

GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求-第1页
GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求-第2页
GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求-第3页
GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求-第4页
GB/T 43536.2-2023 三维集成电路 第2部分：微间距叠层芯片的校准要求-第5页

研制信息

起草单位：
中国电子技术标准化研究院、华进半导体封装先导技术研发中心有限公司、中国航天科技集团公司第九研究院第七七一研究所、青岛智腾微电子有限公司、珠海越亚半导体股份有限公司
起草人：
汤朔、李锟、肖克来提、吴道伟、刘欣、陈先明
出版信息：
页数：12页 | 字数：25 千字 | 开本： 大16开

内容描述

ICS31.200

CCSL56

中华人民共和国国家标准

/—/:

GBT43536.22023IEC63011-22018

三维集成电路第部分:

2

微间距叠层芯片的校准要求

—

Threedimensionalinteratedcircuits

g

:

Part2Alinmentofstackeddieshavinfineitchinterconnect

ggp

(:,——

IEC63011-22018InteratedcircuitsThreedimensionalinteratedcircuits

gg

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Part2AlinmentofstackeddieshavinfineitchinterconnectIDT

ggp

2023-12-28发布2024-04-01实施

国家市场监督管理总局

发布

国家标准化管理委员会

/—/:

GBT43536.22023IEC63011-22018

目次

前言…………………………Ⅲ

引言…………………………Ⅳ

1范围………………………1

2规范性引用文件…………………………1

3术语和定义………………1

4芯片键合过程的校准……………………1

5校准流程…………………3

5.1键合预校准…………………………3

5.2键合校准……………3

5.3校准的评估…………………………3

()………………

附录资料性校准案例

A

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    IEC 63011-1
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    IEC 63011-2:2018
    IEC 63011-2:2018

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